성과
2025 ESSERC 학회 참가보고서/카이스트/김희상/20250909-20250911
전시회명 ESSERC 2025
전시장소 TUM(뮌헨공과대학교), 독일 뮌헨
참가일자 2025.09.09
부스 PARALLEL SESSION A3L-G (Optical and Electrical Receivers and Transmitters for High Speed Wireline)
참가자 KAIST 석사과정 전기및전자공학부 김희상 (지도교수 권경하)
전시품명
A 100Gb/s 1.32pJ/b PAM4 Optical Receiver with Digital CDR in 28nm CMOS
참관내용
● CMOS 28nm로 PAM-4 100Gb/s, 1.32pJ/b를 달성한 Quarter-Rate Digital CDR에 대한 논문 발표를 청강하였다.
● 시스템반도체 관점에서 진행된 사항
- AFE: 높은 데이터속도와 시스템 복잡도를 고려해 Timing constraint가 있는 DFE를 사용하지 않고 인버터 기반 CTLE와 VGA, Active Inductor, TIA를 활용한 RX Equalization을 수행하였다.
- CDR: 클럭 분배 회로의 전력 소비와 높은 시스템 복잡도를 줄이고자 내부 on-chip VCO를 LC-DCO로 구현하고 BBPD와 디지털 Loop-Filter를 활용한 CDR을 구현하였다.
- Hybrid Packaging: 상용 Photo-Diode와 CMOS 칩을 PCB 위에 Wire-bonding으로 함께 접합하여 통합 Optic-Electric 유선 통신 시스템을 구축하였다.
● 시스템반도체 관점에서의 개선점
- RX DFE/FFE를 제거하고 Passive Equalization만 적용함으로써 이전 논문의 3.9pJ/b에서 1.32pJ/b로 에너지 효율을 획기적으로 개선시켰다.
- External Clock을 수신하여 8-Phase Generation, Distribution 회로를 추가 배치하는 대신 On-Chip DCO와 control을 위한 DLF, 8-Phase Generation을 위한 DLL를 배치하여 에너지 효율, 복잡도를 향상시켰다.
전시회명 ESSERC 2025
전시장소 TUM(뮌헨공과대학교), 독일 뮌헨
참가일자 2025.09.10
부스 PARALLEL SESSION B3L-G (Wireline Clock Generation and High Performance On-Chip Links)
참가자 KAIST 석사과정 전기및전자공학부 김희상 (지도교수 권경하)
전시품명
A 23.5-fJ/b/dB 15.2-Gb/s/pin Switched-Capacitor Driven On-Chip Link with Half-VDD DC Biasing and ISI Mitigation
참관내용
● CMOS 28nm 공정을 이용해 23.5 fJ/b/dB 에너지 효율을 달성한 Switched-Cap Driven Transmitter(S-CDI)가 적용된 Wireline Transceiver System에 대한 발표를 청강하였다.
● 시스템반도체 관점에서 진행된 사항
- Series capacitor를 transmitter에 활용하면서도 ‘0’ 또는 ‘1’ 신호 전송 시 발생하는 biasing 문제를 해결하기 위한 새로운 switching sequence와 회로 architecture를 제안하였다
- Pre-emphasis 특성을 갖는 series capacitor 크기를 정밀하게 조절할 수 있도록 5-bit binary weighting 방식의 제어 회로를 설계하였다.
● 시스템반도체 관점에서의 개선점
- Biasing 문제 및 FFE Timing Margin 개선: 기존 series-cap 기반 transmitter의 bias 불가 문제와 ground forcing FFE timing margin 문제를 해결하기 위해 두 개의 UP/DN capacitor를 6개의 MOS switch로 구동하는 Switched-Cap Driven Interface를 구현하였다.
- 대역폭 및 Eye Margin 향상: Capacitor 크기에 대한 정밀한 control scheme을 적용하여 기존 연구보다 넓은 대역폭과 우수한 eye margin을 확보하였다.
- 신뢰성 강화: 다양한 PRBS 패턴, 좁은 pitch, 큰 삽입손실을 갖는 on-chip 채널 환경에서도 충분히 낮은 BER을 달성하여 제안한 구조의 실효성과 신뢰성을 입증하였다.
전시회명 ESSERC 2025
전시장소 TUM(뮌헨공과대학교), 독일 뮌헨
참가일자 2025.09.11
부스 PARALLEL SESSION C2L-E (Innovations in pipelined ADCs)
참가자 KAIST 석사과정 전기및전자공학부 김희상 (지도교수 권경하)
전시품명
A 200MS/s, 77dB-DR Two-Stage SAR ADC with Asynchronous Pipelining and Reference Snubbers
참관내용
● CMOS 40nm 공정을 사용하여 200 MS/s, 77 dB-DR을 달성한 Asynchronous Pipelining 기반 SAR-ADC 설계에 대한 발표를 청강하였다.
● 시스템반도체 관점에서 진행된 사항
- Asynchronous Pipelining 적용: RA(Resolve & Amplify) 단계가 끝나는 즉시 백엔드 SAR 동작을 비동기적으로 시작하여 파이프라인 단계 간 idle 시간을 제거하였다. 이를 통해 metastability error 발생 확률을 줄였으며, sample rate 변화에 따른 delay가 둔감해 latency 측면에서 우수한 성능을 보였다.
- Reference Snubber 배치: CDAC 스위칭 시 발생하는 reference ringing 문제를 억제하기 위해 power lane 사이에 1 pF와 30 Ω으로 구성된 RC snubber를 배치하여 reference 안정성을 높였다.
● 시스템반도체 관점에서의 개선점
- Reference Integrity 개선: 단순 decoupling capacitor의 한계를 넘어 RC snubber로 reference ringing 문제를 구조적으로 완화하고, 잔류 오차 및 백엔드 정밀도를 향상시켰다.
- Comparator Noise 및 Metastability 저감: 백엔드 조기 작동으로 decision time을 확보하여 margin이 2배로 증가하고, error 확률이 감소하였다.
- 주파수 스케일링 및 내부 간섭 완화: 낮은 sample rate에서 front-end와 back-end의 동시 구동을 회피하여 내부 crosstalk에 대한 민감도를 줄였다.
